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1T-SRAM

Enero 18, 2022

1T-SRAM es una tecnología de memoria de acceso aleatorio pseudoestático (PSRAM) introducida por MoSys, Inc., que ofrece una alternativa de alta densidad a la memoria de acceso aleatorio estático (SRAM) tradicional en aplicaciones de memoria integradas. Mosys utiliza una celda de almacenamiento de un solo transistor (celda de bits) como la memoria dinámica de acceso aleatorio (DRAM), pero rodea la celda de bits con circuitos de control que hacen que la memoria sea funcionalmente equivalente a SRAM (el controlador oculta todas las operaciones específicas de DRAM, como la precarga y actualizar). 1T-SRAM (y PSRAM en general) tiene una interfaz SRAM estándar de ciclo único y aparece ante la lógica circundante como lo haría una SRAM.

Debido a su celda de bit de un transistor, 1T-SRAM es más pequeña que la SRAM convencional (seis transistores o "6T"), y más cercana en tamaño y densidad a la DRAM incorporada (eDRAM). Al mismo tiempo, 1T-SRAM tiene un rendimiento comparable al SRAM en densidades de varios megabits, utiliza menos energía que eDRAM y se fabrica en un proceso lógico CMOS estándar como SRAM convencional.

MoSys comercializa 1T-SRAM como IP física para uso integrado (en la matriz) en aplicaciones System-on-a-chip (SOC). Está disponible en una variedad de procesos de fundación, incluidos Chartered, SMIC, TSMC y UMC. Algunos ingenieros usan los términos 1T-SRAM y "DRAM embebida" indistintamente, ya que algunas fundación es proporcionan 1T-SRAM de MoSys como "eDRAM". Sin embargo, otras fundaciónes ofrecen 1T-SRAM como oferta distinta.

Tecnología

1T SRAM está construido como una matriz de pequeños bancos (típicamente 128 filas × 256 bits/fila, 32 kilobits en total) acoplados a un caché SRAM del tamaño de un banco y un controlador inteligente. Aunque el espacio es ineficaz en comparación con la DRAM normal, las líneas de palabras cortas permiten velocidades mucho más altas, por lo que la matriz puede realizar un sentido completo y precarga (ciclo RAS) por acceso, proporcionando acceso aleatorio de alta velocidad. Cada acceso es a un banco, lo que permite actualizar los bancos no utilizados al mismo tiempo. Además, cada fila leída del banco activo se copia en la memoria caché SRAM del tamaño del banco. En el caso de accesos repetidos a un banco, que no darían tiempo a los ciclos de actualización, existen dos opciones: o los accesos son todos a filas diferentes, en cuyo caso todas las filas se actualizarán automáticamente, o algunas filas se acceden repetidamente. En el último caso, la caché proporciona los datos y da tiempo para que se actualice una fila no utilizada del banco activo.

Ha habido cuatro generaciones de 1T-SRAM:

1T-SRAM
Aproximadamente la mitad del tamaño de 6T-SRAM, menos de la mitad de potencia.
1T-SRAM-M
Variante con menor consumo de energía en espera, para aplicaciones como teléfonos móviles.
1T-SRAM-R
Incorpora ECC para menores tasas de errores. Para evitar una penalización de área, utiliza celdas de bits más pequeñas, que tienen una tasa de error inherentemente más alta, pero el ECC lo compensa con creces.
1T-SRAM-Q
Esta versión de "densidad cuádruple" utiliza un proceso de fabricación ligeramente no estándar para producir un condensador plegado más pequeño, lo que permite que el tamaño de la memoria se reduzca a la mitad nuevamente en 1T-SRAM-R. Esto se suma ligeramente a los costos de producción de obleas, pero no interfiere con la fabricación del transistor lógico como lo hace la construcción convencional de condensadores DRAM.

Comparación con otras tecnologías de memoria integrada

1T-SRAM tiene una velocidad comparable a 6T-SRAM (a densidades de varios megabits). Es una velocidad significativamente más rápida que la eDRAM, y la variante de "densidad cuádruple" es solo un poco más grande (se afirma entre un 10 y un 15%). En la mayoría de los procesos de fundición, los diseños con eDRAM requieren máscaras y pasos de procesamiento adicionales (y costosos), lo que compensa el costo de un troquel 1T-SRAM más grande. Además, algunos de esos pasos requieren temperaturas muy altas y deben tener lugar después de que se formen los transistores lógicos, posiblemente dañándolos.

1T-SRAM también está disponible en forma de dispositivo (IC). El Nintendo GameCube fue el primer sistema de videojuegos en usar 1T-SRAM como almacenamiento de memoria principal; GameCube posee varios dispositivos 1T-SRAM dedicados. 1T-SRAM también se usa en el sucesor de GameCube, la consola Wii.

Tenga en cuenta que esto no es lo mismo que 1T DRAM, que es una celda DRAM "sin capacitor" construida con el capacitor de canal parásito de los transistores SOI en lugar de un capacitor discreto.

MoSys afirma los siguientes tamaños para matrices 1T-SRAM:

Tamaños de celdas 1T-SRAM (μm²/bit o mm²/Mbit)
Process node 250 nm 180 nm 130 nm 90 nm 65 nm 45 nm
6T-SRAM celda 7.56 4.65 2.43 1.36 0.71 0.34
con sobrecarga 11.28 7.18 3.73 2.09 1.09 0.52
1T-SRAM celda 3.51 1.97 1.10 0.61 0.32 0.15
con sobrecarga 7.0 3.6 1.9 1.1 0.57 0.28
1T-SRAM-Q celda 0.50 0.28 0.15 0.07
con sobrecarga 1.05 0.55 0.29 0.14

Véase también

La patente de EE.UU. 7.146.454 "Ocultar actualización en arquitectura 1T-SRAM" * (de Cypress Semiconductor ) describe un sistema similar para ocultar la actualización de DRAM utilizando una memoria caché SRAM.

Referencias

  • Glaskowsky, Peter N. (13 de septiembre de 1999). «MoSys Explains 1T-SRAM Technology: Unique Architecture Hides Refresh, Makes DRAM Work Like SRAM». Microprocessor Report 13 (12). Consultado el 6 de octubre de 2007. 
  • Jones, Mark-Eric (14 de octubre del 2003). 1T-SRAM-Q: La tecnología de densidad cuádruple controla los requisitos de memoria en espiral (PDF) (Informe). MoSys, Inc. Consultado el 6 de octubre de 2007 .
  • Página de inicio de MoSys
  • La patente de EE.UU. 6.256.248 muestra la matriz DRAM en el corazón de 1T-SRAM.
  • La patente de EE.UU. 6.487.135 usa el término "1T DRAM" para describir las entrañas de 1T-SRAM.
  • For youths, Tech (15 de junio de 2005). . TechForyouths. Archivado desde el original el 20 de julio de 2019. Consultado el 6 de octubre de 2007. 
  • Cataldo, Anthony (16 de diciembre de 2002). «NEC, Mosys push bounds of embedded DRAM». EE Times. ISSN 0192-1541. Consultado el 6 de octubre de 2007. 
  •   Datos: Q2813491

Enero 18, 2022
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bit de un transistor 1T SRAM es mas pequena que la SRAM convencional seis transistores o 6T y mas cercana en tamano y densidad a la DRAM incorporada eDRAM Al mismo tiempo 1T SRAM tiene un rendimiento comparable al SRAM en densidades de varios megabits utiliza menos energia que eDRAM y se fabrica en un proceso logico CMOS estandar como SRAM convencional MoSys comercializa 1T SRAM como IP fisica para uso integrado en la matriz en aplicaciones System on a chip SOC Esta disponible en una variedad de procesos de fundacion incluidos Chartered SMIC TSMC y UMC Algunos ingenieros usan los terminos 1T SRAM y DRAM embebida indistintamente ya que algunas fundacion es proporcionan 1T SRAM de MoSys como eDRAM Sin embargo otras fundaciones ofrecen 1T SRAM como oferta distinta Indice 1 Tecnologia 2 Comparacion con otras tecnologias de memoria integrada 3 Vease tambien 4 ReferenciasTecnologia Editar1T SRAM esta construido como una matriz de pequenos bancos tipicamente 128 filas 256 bits fila 32 kilobits en total acoplados a un cache SRAM del tamano de un banco y un controlador inteligente Aunque el espacio es ineficaz en comparacion con la DRAM normal las lineas de palabras cortas permiten velocidades mucho mas altas por lo que la matriz puede realizar un sentido completo y precarga ciclo RAS por acceso proporcionando acceso aleatorio de alta velocidad Cada acceso es a un banco lo que permite actualizar los bancos no utilizados al mismo tiempo Ademas cada fila leida del banco activo se copia en la memoria cache SRAM del tamano del banco En el caso de accesos repetidos a un banco que no darian tiempo a los ciclos de actualizacion existen dos opciones o los accesos son todos a filas diferentes en cuyo caso todas las filas se actualizaran automaticamente o algunas filas se acceden repetidamente En el ultimo caso la cache proporciona los datos y da tiempo para que se actualice una fila no utilizada del banco activo Ha habido cuatro generaciones de 1T SRAM 1T SRAM Aproximadamente la mitad del tamano de 6T SRAM menos de la mitad de potencia 1T SRAM M Variante con menor consumo de energia en espera para aplicaciones como telefonos moviles 1T SRAM R Incorpora ECC para menores tasas de errores Para evitar una penalizacion de area utiliza celdas de bits mas pequenas que tienen una tasa de error inherentemente mas alta pero el ECC lo compensa con creces 1T SRAM Q Esta version de densidad cuadruple utiliza un proceso de fabricacion ligeramente no estandar para producir un condensador plegado mas pequeno lo que permite que el tamano de la memoria se reduzca a la mitad nuevamente en 1T SRAM R Esto se suma ligeramente a los costos de produccion de obleas pero no interfiere con la fabricacion del transistor logico como lo hace la construccion convencional de condensadores DRAM Comparacion con otras tecnologias de memoria integrada Editar1T SRAM tiene una velocidad comparable a 6T SRAM a densidades de varios megabits Es una velocidad significativamente mas rapida que la eDRAM y la variante de densidad cuadruple es solo un poco mas grande se afirma entre un 10 y un 15 En la mayoria de los procesos de fundicion los disenos con eDRAM requieren mascaras y pasos de procesamiento adicionales y costosos lo que compensa el costo de un troquel 1T SRAM mas grande Ademas algunos de esos pasos requieren temperaturas muy altas y deben tener lugar despues de que se formen los transistores logicos posiblemente danandolos 1T SRAM tambien esta disponible en forma de dispositivo IC El Nintendo GameCube fue el primer sistema de videojuegos en usar 1T SRAM como almacenamiento de memoria principal GameCube posee varios dispositivos 1T SRAM dedicados 1T SRAM tambien se usa en el sucesor de GameCube la consola Wii Tenga en cuenta que esto no es lo mismo que 1T DRAM que es una celda DRAM sin capacitor construida con el capacitor de canal parasito de los transistores SOI en lugar de un capacitor discreto MoSys afirma los siguientes tamanos para matrices 1T SRAM Tamanos de celdas 1T SRAM mm bit o mm Mbit Process node 250 nm 180 nm 130 nm 90 nm 65 nm 45 nm6T SRAM celda 7 56 4 65 2 43 1 36 0 71 0 34con sobrecarga 11 28 7 18 3 73 2 09 1 09 0 521T SRAM celda 3 51 1 97 1 10 0 61 0 32 0 15con sobrecarga 7 0 3 6 1 9 1 1 0 57 0 281T SRAM Q celda 0 50 0 28 0 15 0 07con sobrecarga 1 05 0 55 0 29 0 14Vease tambien EditarLa patente de EE UU 7 146 454 Ocultar actualizacion en arquitectura 1T SRAM de Cypress Semiconductor describe un sistema similar para ocultar la actualizacion de DRAM utilizando una memoria cache SRAM Referencias EditarGlaskowsky Peter N 13 de septiembre de 1999 MoSys Explains 1T SRAM Technology Unique Architecture Hides Refresh Makes DRAM Work Like SRAM Microprocessor Report 13 12 Consultado el 6 de octubre de 2007 Jones Mark Eric 14 de octubre del 2003 1T SRAM Q La tecnologia de densidad cuadruple controla los requisitos de memoria en espiral PDF Informe MoSys Inc Consultado el 6 de octubre de 2007 Pagina de inicio de MoSys La patente de EE UU 6 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